UVM验证环境经验分享—IC设计,移知---半导体教育领航者,课程概述
摩尔定律指出集成芯片可容纳的晶体管数目，每隔约18 个月便会增加一倍，性能也将提升一倍。大规模 SOC 和多核设计出现，专用集成芯片(ASIC)设计的复杂度以指数增长，这使得验证工作成为芯片设计中的关键瓶颈。UVM提供一套基于SystemVerilog的类，验证工程师以其中预定义的类作为起点，就可以建立起具有标准结构的验证平台。
主讲嘉宾
Wallace Zhao
芯片验证部门经理，国内数字前端验证顶级大咖。从业经历超过13年，多年从事数字前端验证工作，多年的数字验证团队管理建设经验，精通VMM/UVM 验证方法学，具有丰富的验证流程管理控制经验，给多家芯片公司实现过验证流程管理开发，是目前国内数字前端验证方面的顶级大咖！
内容大纲
Reg model intr and base usage
Reg model advance usage
Integration VMM VIP into UVM env
Optimize analysis ports and imps in monitor and scoreboard
A method of test end
How to force DUT signal in test or sequence
Management configuration
Personal experiences for UVM 适用人群：IC工程师
