在物理实现中处理Base Layer DRC,移知---半导体教育领航者,课程概述 随着工艺制程的每一代更新，物理设计规则就会呈几个数量级的在增多， 给芯片后端设计工具和工程师均带来了极大的挑战。因此设计初期规划好不同物理界面之间如何设计和最大化的开发EDA工具的潜力以及必要时刻工程师的介入显得尤为重要。 本次公开课注重讲解如何在floorplan、place/cts、routing以及signoff等不同阶段，通过EDA和物理理论对base layer violation进行预防和修正。其中涵盖了本讲师多年来个人的理解和技巧积累。希望大家听完课后可以对如何利用EDA和个人分析对base layer violation有更深层次的理解。 主讲嘉宾 Sailor 就职于某世界知名半导体公司，专职于数字芯片物理实现，具有6年大规模集成电路物理设计经验，曾参与过多款28nm/16nm大规模集成电路芯片设计。在布局布线，定制化物理设计，physical verification 等方面具有独到的理解和丰富的经验。 内容大纲 Different Design physical interface EDA auto fix in design building stage Prepare stage Floorplan stage Place stage Routing stage Manually fix in signoff stage Latch-up and tap cell Different voltage rule check Pnet check Double pattern Cell abutment Top layer antenna 适用人群：初级工程师